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ICS8430S07AKI REVISION A SEPTEMBER 3, 2009
2
2009 Integrated Device Technology, Inc.
ICS8430S07I Data Sheet
CLOCK GENERATOR FOR CAVIUM PROCESSORS
Block Diagram
25MHz
CLK
nCLK
PLL
OSC
nPLL_SEL
1
0
1
0
25MHz
XTAL_IN
XTAL_OUT
0 = 50.000MHz
1 = 33.333MHz
00 = 133.333MHz
01 = 100.000MHz
10 = 83.333MHz
11 = 125.000MHz
Processor Core Clock
(LVCMOS)
DDR533, DDR400, or
DDR667 Reference
Clock (LVPECL)
125MHz GbE CLK
25MHz GbE CLK
00 = 133.333MHz
01 = 100.000MHz
10 = 66.667MHz
11 = 33.333MHz
PCI or PCI-X Clock
(LVCMOS)
Gigabit Ethernet MAC
Clock (LVCMOS)
\
\ Gigabit Ethernet
/ PHY Clocks
/ (LVCMOS)
nXTAL_SEL
QB
QA
nQA
QC
QD
QREF0
QREF1
QREF2
CORE_SEL
DDR_SEL1:0
PCI_SEL1:0
Clock Output
Control Logic
MR/nOE_REF
PD
PU/PD
PD
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